นายคณาศักดิ์ ผาจันทร์ 4810611303
ภาควิชาไฟฟ้าและคอมพิวเตอร์
มหาวิทยาลัยธรรมศาสตร์
ที่มาของโครงงาน
วัตถุประสงค์ของโครงงาน
ขอบเขตของโครงงาน
ทฤษฎีที่เกี่ยวข้อง
งานส่วนที่ดำเนินการไปแล้ว
ในปัจจุบันได้มีการสร้างวิธีการ multiplierless ในการประมวลผลสัญญาณดิจิตอลขึ้นมาหลายวิธีโครงงานนี้ต้องการเปรียบเทียบวิธีการmultiplierless 5 วิธีกับตัวอย่างการใช้งานในDiscrete Cosine Transform แบบ 1 มิติ (1D-DCT) บนบอร์ด FPGA
เพื่อศึกษาถึงการคูณแบบ multiplierless ในการประมวลผลแบบดิจิตอล
เพื่อทำการเปรียบเทียบวิธีการ multiplierlessหลายๆ วิธีกับตัวอย่างการใช้งานในการแปลงDiscrete Cosine แบบ 1 มิติ (1D-DCT) บนบอร์ดFPGA
ศึกษาหลักการ Multiplierless
ศึกษาวิธีการแปลง 1D-DCT (One DimensionDiscrete Cosine Transform)
เปรียบเทียบการสร้าง 1D-DCT แบบ multiplierlessลงบนบอร์ด FPGA
MULTIPLIERLESS DCT CONVERSION
BinDCT
Lee’s fast forward DCT algorithm
Forward AAN’s fast algorithm
binDCT family based on Chen’s factorization
BinDCT family based on Loeffler’s factorization
FPGA(Field Programmable Gate Array)
วิธีการนี้เป็นการสร้างอัลกอริทึมที่ให้ผลการแปลงที่ให้คุณสมบัติเหมือนกับ DCT แต่เป็นแบบไม่มีตัวคูณมีเพียงการเลื่อนบิตและการบวก วิธีการนี้มีการเสนอออกมา 3 รูปแบบคือ
BinDCTversion A
ที่มา : T. D. Tran, "The binDCT: fast multiplierless approximation of theDCT," Signal Processing Letters, IEEE, vol. 7, pp. 141-144, 2000.
BinDCTversion B
ที่มา : T. D. Tran, "The binDCT: fast multiplierless approximation of theDCT," Signal Processing Letters, IEEE, vol. 7, pp. 141-144, 2000.
BinDCTversion C
ที่มา : T. D. Tran, "The binDCT: fast multiplierless approximation of theDCT," Signal Processing Letters, IEEE, vol. 7, pp. 141-144, 2000.
อัลกอริทึมของ Lee’s fast forward DCT ค่าคงที่ C ทุกตัวแทนค่าด้วย ½
Lee’s fastforward DCT
ที่มา : R. K. W. Chan and L. Moon-Chuen, "Multiplierless Fast DCTAlgorithms with Minimal Approximation Errors," in PatternRecognition,2006. ICPR 2006. 18th International Conference on, 2006,pp. 921-925.
อัลกอริทึมของ Forward AAN’s fast
Forward AAN’sfast
ที่มา : R. K. W. Chan and L. Moon-Chuen, "Multiplierless Approximation ofFast DCT Algorithms," in Multimedia and Expo, 2006 IEEE InternationalConference on, 2006, pp.1925-1928.
โครงสร้าง butterfly (2b) แปลงมาจาก (2a), เขียนในรูปของโครงสร้าง lifting (2c)
ที่มา : R. K. W. Chan and L. Moon-Chuen, "Multiplierless Approximation ofFast DCT Algorithms," in Multimedia and Expo, 2006 IEEE InternationalConference on, 2006, pp.1925-1928.
binDCT family based on Chen'sfactorization Forward transform
ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of theDCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNALPROCESSING, VOL. 49, NO. 12, DECEMBER 2001.
ค่าคงที่ในอัลกอริทึมของ binDCT family based onChen's factorization สามารถดูได้จากตาราง
SEVERAL CONFIGURATIONS OF BINDCT BASED ONCHEN’S FACTORIZATION
ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of theDCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNALPROCESSING, VOL. 49, NO. 12, DECEMBER 2001.
มีอัลกอลิทึมดังรูป
binDCT family based onLoeffler's factorization
ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of theDCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNALPROCESSING, VOL. 49, NO. 12, DECEMBER 2001.
ค่าคงที่ทุกตัวในอัลกอริทึมสามารถดูได้จากตาราง
FAMILY OF EIGHT-POINT BINDCTS BASED ONLOEFFLER’S FACTORIZATION
ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of theDCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNALPROCESSING, VOL. 49, NO. 12, DECEMBER 2001.
FPGA เป็นวงจรรวมทางดิจิตอลที่ผู้ใช้สามารถโปรแกรมวงจรหรือฟังค์ชันการทำงานลงไปภายในตัวชิฟได้เอง เหมาะสำหรับการออกแบบวงจรและการออกแบบชิฟต้นแบบของวงจรทางดิจิตอล เราสามารถออกแบบวงจร การเชื่อมต่อและคุณสมบัติต่างๆด้วย Software ได้ จากนั้นเมื่อทดลองSimulate ได้ผลน่าพอใจแล้วจึงโปรแกรมลงบนชิฟFPGA จะเห็นว่าการแก้ไขทำได้ง่าย เพียงแก้บนSoftware (เสมือนอุปกรณ์ดิจิตอลอยู่ในรูปของSoftware แก้ไขง่ายและแลกเปลี่ยนกันใช้ได้) และทำการโปรแกรมใหม่ (โปรแกรมซ้ำได้)สถาปัตยกรรมภายในของ FPGA แบ่งส่วนสำคัญๆออกเป็น 3 ส่วน คือ
CLB (Configuration Logic Block) ใช้สำหรับทำเป็นวงจรโลจิกแบบคอมไบเนชั่นนอลและแบบซีเควนเชียล
IOB (Input Output Block) เป็นกลุ่มโลจิกบล็อกที่ทำหน้าที่สำหรับการเชื่อมต่อกับวงจรภายนอก
Interconnect ทำหน้าที่เป็นสายไฟที่ใช้เชื่อมต่อโลจิกบล็อกต่างๆ เข้าด้วยกัน
ที่มา :www.rfid.thai.net/kitalo17/Slides/FPGA2000.pdf
สถาปัตยกรรมของ FPGA ตระกูล XC4000ของบริษัท Xilinx
โครงสร้าง Configuration Logic Block ของ FPGA ตระกูลXC4000 ของบริษัท Xilinx
ที่มา :www.rfid.thai.net/kitalo17/Slides/FPGA2000.pdf
โครงสร้าง I/O Block ของ FPGA ตระกูลXC4000 ของบริษัท Xilinx
ที่มา :www.rfid.thai.net/kitalo17/Slides/FPGA2000.pdf
ออกแบบแนวความคิดโครงงาน
ออกแบบหลักการทำงานของการแปลง DCT
ออกแบบขั้นตอนการออกแบบการแปลง DCT
การเปรียบเทียบประสิทธิภาพของวิธีการmultiplierless 5 วิธีกับตัวอย่างการใช้งานในDiscrete Cosine Transform แบบ 1 มิติ (1D-DCT) บนบอร์ด FPGA ทำการเปรียบ 2 ด้านได้แก่
ความซับซ้อนของระบบ จะดูจากโครงสร้างของภาษาVHDL ที่เขียนอธิบายลักษณะของอัลกอลิทึม
ค่าความผิดพลาดของการเข้าและถอดหรัส จะดูในรูปของ PSNR (Peak Signal to Noise Ratio)
ออกแบบโครงสร้างของระบบโดยการใช้ DCT แบบ 1 มิติ ที่ใช้อัลกอริทึมของ multiplierless ดังรูป
หลักการทำงานของ1D-DCT
เนื่องจากข้อมูลที่จะนำมาทำการทดสอบเป็นข้อมูลรูปภาพ ซึ่งเป็นข้อมูลแบบ 2 มิติจึงต้องทำการแปลงDCT แบบ 2 มิติ โดยมีหลักในการแปลงโดยใช้การแปลง DCT แบบ 1 มิติ กับข้อมูลตามแนวคอลัมน์ เมื่อเสร็จแล้วนำผลที่ได้มาแปลง DCT แบบ 1 มิติ อีกหนึ่งครั้งแต่เป็นตามแนวราบ ก็จะได้เป็นการแปลงแบบ 2มิติ จึงต้องออกแบบโครงสร้างใหม่
หลักการทำงานคือ จะส่งข้อมูลที่ต้องการแปลงจาก PCผ่านทาง UART โดยส่งข้อมูลตามแนวคอลัมน์ แล้วทำการแปลง DCT แบบ 1 มิติ ส่งข้อมูลที่ทำการแปลงแล้วกลับไปเก็บไว้ที่ PC ส่งข้อมูลที่เก็บไว้ใน PC มาแปลงDCT แบบ 1 มิติ อีกครั้งโดยส่งข้อมูลมาตามแนวราบ ก็จะได้เป็นการแปลงแบบ 2 มิติ ต่อมาในการทำINVERSE DCT จะทำการแปลงเหมือนกับ FORWARDDCT แต่จะต้องกลับอัลกอลิทึม
ระบบการแปลง DCT แบบ 1 มิติ ด้วยอัลกอลิทึมmultiplierless ออกแบบโดยการเขียนภาษา VHDLแล้วนำมาสังเคราะห์ลงชิพ FPGA โดยมีลำดับการออกแบบดังนี้
ขั้นตอนการเขียนภาษา VHDL เป็นขั้นตอนที่ใช้ภาษาVHDL มาอธิบายคุณลักษณะของวงจรในระบบ
ขั้นตอนการจำลองการทำงาน ในขั้นตอนนี้เป็นการตรวจสอบการทำงานของวงจรในด้านฟังก์ชั่น โดยดูการทำงานของแต่ละวงจรก่อน แล้วจึงตรวจสอบการทำงานของระบบ
ขั้นตอนการสังเคราะห์และลงอุปกรณ์จริง เป็นขั้นตอนสำหรับแปลงจากภาษา VHDL เป็นวงจรเกต และนำลงชิพ FPGA
ขั้นตอนการทดสอบการทำงานของชิพ
